＊＊＊＊ 我文不好，白的出我真的心情。

6的鼓 0站台

"Missing Source"
是Verilog code，我最遇到的Bug。

TA就是有些Node有被接到，或者他有源，
但是往往反覆看了又看是有法解。
code到事本上，常常出你有看的，
既然都看，那我根不可能打出，
那他是哪的？

由的，
由的眼，
就像我之前所，
我已找不到流的理由。
理自己的情，
我也遇到了"Missing Source"Bug，
如果TA最後有找到方法解我的，
那我能不能也解我自己的情。
TA我！
莫名奇妙的出，掉就事。
情的clock，
我posedge、negedge，
都能有效果。

要好科，
我必得下更多更多努力。