SystemVerilog

释义 Definition

SystemVerilog（系统级 Verilog）是一种用于硬件设计描述与功能验证的硬件描述语言（HDL）/硬件验证语言（HVL）。它在 Verilog 的基础上扩展了更强的建模、约束随机验证、断言与面向对象等特性。（也常用来指该语言的标准与生态工具链。）

发音 Pronunciation

/sstmvrl/

例句 Examples

I wrote a simple counter in SystemVerilog.
我用 SystemVerilog 写了一个简单的计数器。

The team used SystemVerilog assertions to catch subtle protocol bugs during simulation and formal checks.
团队使用 SystemVerilog 断言在仿真和形式化检查中捕捉到一些隐蔽的协议缺陷。

词源 Etymology

SystemVerilog 由 system（系统级）与 Verilog 组合而来，表示对 Verilog 的“系统化/系统级”扩展。Verilog 一般被认为与“verification（验证）+ logic（逻辑）”的概念相关；SystemVerilog 则是在此基础上加入更完整的设计与验证能力，并最终形成 IEEE 标准（IEEE 1800）。

相关词 Related Words

• Assertion
• Constraint
• Coverage
• Formal
• Module
• Simulation
• Testbench
• UVM
• Verilog

文学与著作中的用例 Literary Works

• *IEEE Standard for SystemVerilogUnified Hardware Design, Specification, and Verification Language (IEEE 1800)*（官方标准文档）
• SystemVerilog for Design（Stuart Sutherland 等）
• SystemVerilog for Verification（Chris Spear 等）
• The UVM Primer（Ray Salemi；讨论 SystemVerilog 验证方法学与生态）